PDF《第1章概述》

CME-HR Family FPGA 数据手册 第1章概述 文档版本:CME-HRDSE01,

2015 年10 月 有关 HR 系列的更多信息,请访问 www.

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2015 Capital Microelectronics Co., Ltd. 保留所有权利. 本手册中包含的信息已经仔细检查并认为是完全可靠的.但是,不对手册中可能或潜在的错误负责.京微雅格(北京)科技 有限公司保留停止发布或修改手册而不事先通知的权利.为确保获得最新的产品信息,建议您及时更新手册版本. 第1章 概述 CME-HR 系列 FPGA 简介和架构 CME-HR 系列 FPGA 是一款低功耗器件,适用于消费电子领域. 该系列器件由四个基本可编程模块组成:PLB,IOB,EMB 和PLL,见下图所示. 图1CME-HR 系列 FPGA 架构 概述 CME-HR 系列 FPGA 数据手册

2 www.capital-micro.com 上图中: 可编程逻辑模块(PLB)包含基于 SRAM 架构的查找表(LUT-4) ,用来实现逻辑和存储功能,可作 ? 触发器使用.可编程 PLB 可实现执行多种逻辑功能以及数据存储. 嵌入式存储器模块提供 4.5Kb 双端口模块的数据存储. ? PLL 模块提供自校准,全数字分配解决方案,延迟,乘法,除法和相移时钟信号. ? 输入/输出模块(IOB)控制 IO 引脚和器件内部逻辑之间的数据流.每个 IOB 都支持双向数据流外 ? 加三态操作. 功能 ? 基于 SRAM 的FPGA 架构 - 高达

15360 个4输入查找表,10240 个DFF 寄存器 - 性能高达 200MHz ? 嵌入式 RAM 存储器 -

192 个4.5Kb 双端口 EMB5K Block RAM ? 时钟网络 -

8 个de-skew 全局时钟 -

4 个支持倍频、分频及 de-skew 的PLL -

8 个外部时钟输入 ? 多电压,多标准,多区 I/O - 3.3V ~ 1.5V 单端 LVCMOS/ LVTTL 标准 - LVDS25/ 子LVDS IO 标准 - SDR/DDR 普通模式和 LVDS I/O - 高达

800 Mbps 数据传输速率(每个差分 I/O) - 可编程电流驱动能力 - 施密特触发输入,最高

200 mV 典型滞后 值?低功耗 - 超低功耗器件 - 先进的

40 nm 低功耗工艺 - 备用模式功耗最低

32 ?W - 可编程低摆动差分 I/O - 系统内可动态时钟切换和和门控, 可降 低动态功率 ? 配置 - JTAG 模式 - AS 模式 - PS 模式 ? 安全 -

128 位ASE 配置数据 -

256 位Efuse 概述 CME-HR 系列 FPGA 数据手册

3 www.capital-micro.com 功能特性和封装 器件型号 HR01PN0 HR02PN0 HR03PN0 HR07PN0 *1 HR16PN0 *1 可编程逻辑模块 (PLB) LUT

768 1536

3072 6912

15360 寄存器

512 1024

2048 4608

10240 嵌入式存储器模块 (EMB) 4.5Kb

16 16

16 96

192 Max 72Kb 72Kb 72Kb 432Kb 864Kb PLL

1 2

2 2

4 片上 OSC

1 1

1 1

1 MAC/DSP

24 64 SERDES

4 Lanes DQS

1 Efuse/128bitAES 256b 256b 256b 384b 384b 最大 I/O

80 96

130 250

420 差分 I/O 对 泄漏电流 40uA 80uA 200uA 350uA 500uA 封装 最大用户 IO(LVDS 通道) W16(0.35mm) W25(0.35mm) Q48(6x6mm, 0.4mm) Q68(8x8mm, 0.4mm) 55(7) Q84(7x7mm, 0.5mm) U36(2.5x2.5mm, 0.4mm) 28(3) U49(3x3mm, 0.4mm) 39(5) U81(4x4mm, 0.4mm) 67(8) C100(8x8mm, 0.5mm) C144(7x7mm, 0.5mm) C192(9x9mm, 0.5mm) 128(16) C256(9x9mm, 0.5mm) L144(22x22mm, 0.5mm) 108(10) T100(14x14mm, 0.5mm) 74(9) F256(14x14mm, 0.8mm) 注意: *1:HR07PN0,HR16PN0 可根据客户需要生产. 第2章FPGA 本章介绍了 HR 系列的可编程逻辑模块 (PLB) ,嵌入式存储器模块(EMB) ,输入/输出(I/O) , PLL,振荡器 OSC 和时钟管理模块. ? Copyright

2015 Capital Microelectronics Co., Ltd. 保留所有权利. 本手册中包含的信息已经仔细检查并认为是完全可靠的.但是,不对手册中可能或潜在的错误负责.京微雅格(北京)科技 有限公司保留停止发布或修改手册而不事先通知的权利.为确保获得最新的产品信息,建议您及时更新手册版本. 第2章FPGA 可编程逻辑模块(PLB) 可编程逻辑模块(Programmable Logic Block)是基本的逻辑块,由逻辑单元(LE)和Xbar 组成.PLB 是Fabric 的基本架构.排列方式见下图所示.一个 LE 包括四个互联的逻辑包(LP).LE 的逻辑资源 用于实现时序和组合逻辑电路. Xbar 可路由和传递各基本模块之间的信号. 图2PLB 原理图 PLB 按照行和列的顺序规则排列,见上图. CME 开发软件基于 C 和R坐标标记 PLB 的位置,从左下角开始,见上图.数字后的字母 C 表示 PLB 的列,从左至右递增.数字后的字母 R 表示 CLB 行中每个 PLB 的位置,从底部开始递增. LP LP(Logic Parcel,逻辑包)是基本的可编程逻辑元件.LP 包含以下元件,通过这些元件可提供逻辑和 算术功能. ? 三个