PDF《一种实用单片机和C P L D最小应 用系统的 设计》

3 系统硬件设计 本文设计的系统主要采用A1te ra公司的CPLD (EPM7128SLC84-15)、Atmel公司的AT89s52和外部数据 存储器,由于Altera公司的MAX7000系列的I/O引脚可 重定义特性,以及MAX7000系列的在线可编程功能,可以 开不该动P C B板的情况下根据特殊的工程需要配合软件 实现系统的现场升级和修改.单片机具有丰富的指令系 统支持,通过程序设计可以灵活实现各种功能.在实际 的单片机系统中.除了单片机实现系统监控和算法处理 程序外,因单片机的I/0引脚的数量的限制,使得扩展输 入/输出口的扩展成为系统设计的一个重要组成部分,一 般的设计中常用可编程并行接口芯片8255实现外围I/O 口的扩展,使用8255的基本输入/输出工作模式,将PA、 PB、PC口定义为输人口,用于接收外部的数据,或者将它 们定义成输出口控制外部设备.本系统中AT89S52通过 趾点、CS、RD、wE、P

0、P2口同EPM7128SLC84-15芯 片普通I/0口相连接,采用MAX+PLUS II软件用硬件描 述语言(VHDL)完成CPLD同单片机接口模块设计,实现对 输入输出口的扩展.本系统中电路板采用模块化设计, 预留扩展接口,只要配上不同的处理模块,就可实现数据 的采集、键盘扫描、显示驱动和继电器控制等许多功能. 3.I CPLD电源处理[1][3] 在Altera的器件中有两种电源管脚:Vccint(内部电源) 和Vccio(I/O口电源).对于MAX7000S,其内部电源只能 接5V,MAX7000A/AE其内部电源只能接待3.3VI对于 MAX7000S,其I/O口电源电源可采用5V和3.3V, MAX7000A/AE其外部I/O口电源可采用2.5V和3.3V I FLEXl0K/6K和7000S相同,FLEX 10KA/6KA/3000A同7000A/AE;

对FLEXl0KE Vccint=2.5V,其I/O口电源电 源可采用2.5V和3.3V;

在5V/3.3V的混合系统中,将Vccint连接到5V,将Vccio连接到3.3V的外部设备,总而 言之,Vccio接上合适的电压,3.3v和2.5v器件完全可以 使用在5V系统中,EPM7128SLC84―15的输出驱动器可以 配置在3.3v或5.5v电压下工作,可以与TTL兼容,本设 计中提供5V工作电压.CPLD可以和单片机直接相连. 3.2全局信号管脚的处理 不用的全局信号和专用输入管脚应接地,如:Global、 clk、Global dear、Ded input等;

其他不用的管脚一般 悬空.在MaxpluslI中的报告文件(宰.rpt)或者QuartuslI 中的十.pin文件详细说明了管脚的接法.如不用的管脚 与外电路相连,为保证不影响外电路,应将此管脚定义为 输入脚,但不接逻辑. GCLK:全局时钟脚,这个脚的驱动能力最强,到所 有逻辑单元的延时基本相同,所以如系统有外部时钟输 入,定义此脚为时钟脚.如想用其他脚为时钟输入,必 须在MaxpluslI的菜单:Assign>

Global project logic synthesis>

Automatic global>

把GCLK前面的勾去掉. 这样任意一个I/O脚均可做时钟输入脚. GCLRn:全局清零,如有寄存器清零,建议由此脚来 控制(也可由内部逻辑产生清零信号),优点和用法同上. 3.3工作方式 在本最小系统中,单片机以总线方式与CPLD进行 数据与控制信息通信,这种通信方式有很多优点: 1)提高硬件效率能够节省的CPLD的I/O口线. 单片机通过P0 P2 ALE RD等19根I/O口线与CPLD 接口,通过在CPLD中设置的译码器给出足够的译码输 出(如图2的译码器Decoder),以及安排足够的锁存器(如 图中的latch_outl,latch―out

2、latch_inl等),就可以通 过少量的I/O线在CPLD与单片机之间进行各种类型的 数据与控制信息交换. 2)速度快对于CPLD中扩展的输入和输出外设,作 为数据存储器映像,占用存储器地址,因此,对于MCU一51 单片机,程序设计时只要CPU给出正确的地址,就可以用 两个单字节指令完成读/写,如 万方数据 经验交流 Technical Gommunications 《自动化技术与应用》2009年第28卷第8期 把数据读进CPU:MOV@DPTR #XXXXH MOVX A,@DPTRl 输出数据到外设:MOV@DPTR #XXXXH MOVX@DPTR.A 3)在CPLD中通过逻辑设计,使单片机易于与SRAM 或ROM接口,实现数据的读取,例如,CPLD可以先和接 口的高速A/D转换电路进行高速数据采样,同时将数据 存放在SRAM中,采样结束后,通过逻辑切换,使单片机 与S R A M以总线方式进行数据通信,发挥单片机的数据 处理能力. 译码器电路及锁存器电路设计:该部分主要通过译 码器和锁存控制来产生系统所需的数据和控制信号. 其输入信号对应单片机的I/0口,输出信号对应各专........