PDF《电路笔记 CN-0290》

电路笔记 CN-0290 Circuits from the Lab? reference circuits are engineered and testedforquickandeasysystemintegrationtohelpsolvetoday'

s analog, mixed-signal, and RF design challenges.

For more informationand/orsupport,visitwww.analog.com/CN0290. 连接/参考器件 ADF4106 PLL频率合成器 ADCLK905 ECL 1:1时钟缓冲器 ADCLK925 ECL 1:2时钟缓冲器 ADP150 3.3 V低噪声线性稳压器 ADP7102

5 V低噪声线性稳压器 Rev.

0 CircuitsfromtheLab?circuitsfromAnalogDeviceshavebeendesignedandbuiltbyAnalogDevices engineers. Standard engineering practices have been employed in the design and construction of eachcircuit,andtheirfunctionandperformancehavebeentestedandveri edinalabenvironmentat room temperature. However, you are solely responsible for testing the circuit and determining its suitabilityandapplicabilityforyouruseandapplication.Accordingly,innoeventshallAnalogDevices beliable fordirect,indirect,special,incidental,consequential orpunitivedamages due toany cause whatsoeverconnectedtotheuseofanyCircuitsfromtheLabcircuits. (Continuedonlastpage) One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A. Tel: 781.329.4700 www.analog.com Fax: 781.461.3113 ?2013 Analog Devices, Inc. All rights reserved. ADF4106 PLL ADCLK905 ADCLK925 VCXO 100MHz 10948-001 REFIN ADP150 ADP7102 5.5V 3.3V 5V SPI INTERFACE VT VREF VREF VT VEE VCC VEE D D Q VCC 3.3V VCC LOOP FILTER VCC VCC CP AVDD REFIN DVDD RFINA RFINB Q AGND DGND CPGND RFOUT ADP150 LPF D Q1 D Q1 Q2 Q2 图1. EVAL-CN0290-SDPZ的功能框图(简化原理图: 未显示所有连接和去耦) 扩展高性能锁相环的低频范围 评估和设计支持 电路评估板 CN-0290电路评估板(EVAL-CN0290-SDPZ) 系统演示平台(EVAL-SDP-CS1Z) 设计和集成文件 原理图、布局文件、物料清单 电路功能与优势 图1所示电路是一种高性能锁相环(PLL),它利用高速时钟 缓冲器和低噪声LDO来维持低相位噪声,即使在低参考频 率和RF频率下也可如此. 例如,多种ADI PLL(如ADF4106)的最小参考频率和RF输入 频率的额定值都分别为20 MHz和500 MHz.使用图1所示额 外时钟缓冲器,可以将频率范围降至10 MHz的参考频率和

100 MHz的RF输入频率. 电路描述 ADF4106频率合成器可以用来在RF接收器、发射器、信号 分析仪、数据生成器或者任何要求本振功能的RF应用的上 变频和下变频部分实现本振功能.当频率合成器与一个外 CN-0290 Rev.

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7 C9 330pF C39 0.1?F VDD VCC VDD U7 ADCLK905BCPZ U1 ADF4106BRUZ VCC VREF D C29 10nF J5 C26 10nF C35 10nF C18 10nF T8 T7 Y1 VCXO-CVSS-945-X-100 +5V C36 10nF C17 10nF C41 10nF C19 10nF R32 150? R36 51? DATA CLK CPGND AGND DGND REFIN CE LE R23 150? R46 51? R17 30? C16 10nF C3 680pF C8 10nF R10 30? R12 5.1k? R2 43? R3 91k? R24 30? R30 30? R7 150? J2 RFOUT R37 51? R16 150? R8 150? R9 150? SDP BOARD AND SUPPORT CIRCUITS C30 1nF D VEE VEE VT VCC AVDD DVDD VP VIN VCC VCC VREF VT VEE VEE D VCC VCC U5 ADCLK925BCPZ RFOUT GND CP AGND RSET RFINA RFINB MUXOUT VP D Q1 Q1 Q2 Q2 Q Q 10948-002 图2. 针对ADF4106的参考频率和RF频率输入提供时钟缓冲的低相位噪声锁相环简化原理图 部环路滤波器和电压控制振荡器(VCO)一起使用时,则可 以实现完整的锁相环(PLL). ADF4106是一款整数-N PLL,其中,通道步长为整数N.该 器件的RF频率输出范围最高为6 GHz,简单易用,额定相位 噪声低,一般为?223 dBc/Hz(归一化相位噪底).图1所示为 低噪声单频时钟应用中采用ADF4106的完整锁相环的功能 框图,图2为其简化原理图. 低噪声10 MHz参考源由ADCLK905缓冲,并交流耦合至 ADF4106 PLL的REFIN .VCO是一款低噪声、100 MHz正弦波 VCXO,其输出交流耦合至ADCLK925的50 Ω输入负载.该VCXO与ADCLK925之间的接口非常简单,因为两个器件 在负载和信号电平要求方面都是匹配的.ADCLK925 1:2缓 冲器输出级同时向PLL提供RFOUT信号和所需RF反馈信号. ADF4106 PLL以专用的3.3 V ADP150低噪声LDO供电,两个 时钟缓冲器(ADCLK