PDF《期末考试试题 A 卷》

武汉大学计算机学院 2007-2008 学年第一学期

2006 级《计算机组成原理》 期末考试试题 A 卷 学号 ______ 班级 ______ 姓名_ _____ 成绩 1.

一浮点数,阶码部分为 q 位,尾数部分为 p 位,各包含一位符号位,均用补 码表示;

该浮点数所能表示的最大正数、最小正数、最大负数和最小负数分别是 多少? (16 分) 2. 在一个具有四体低位多体交叉的存储器中,如果处理器的访存地址为以下十 进制. 求该存储器比单体存储器的平均访问速率提高多少? (忽略初启时的延迟) (1)

1、

2、

3、……

32 (10 分) (2)

2、

4、

6、……

32 (10 分) 3.假定指令格式如下: (20 分)

15 12

11 10

9 8

7 0 OP * I * D/I A 其中: D/I 为直接/间接寻址标志, D/I=0 表示直接寻址, D/I=1 表示间接寻址. Bit10=1:变址寄存器 I 寻址;

设有关寄存器的内容为 (I)=063215Q 试计算下列指令的有效地址. (Q 表示八进制) (1) 152301Q (2) 140011Q 4. 已知某运算器的基本结构如图所示,它具有+(加)、-(减)、和M(传送)三种 操作. (1) 写出图中 1~12 表示的运算器操作的微命令;

(6 分) (2) 设计适合此运算器的微指令格式;

(6 分) (3) 指令 DDA 的功能是:若进位 C=0,则R1+R2→R2;

若进位 C=1,则R1 第1页共6页+R2+R3→R2,画出指令 DDA 的微程序流程图,并列出微操作序列(取指令 流程不写,取指令微指令安排在

0 号单元中) ;

(6 分) (4)设下址地址为

5 位,将微程序流程图安排在 1~3 号单元里;

(6 分) BUS

1 ALU 锁存器A锁存器BR1 R2 R3

10 11

12 7

3 2

4 5

6 8

9 运算器的基本结构 5.有4个中断源 D

1、D

2、D

3、D4,它们的中断优先级和中断屏蔽码如表所示, 其中"1"表示该中断源被屏蔽, "0"表示该中断源开放. 中断屏蔽码 中断源 中断优先级 D1 D2 D3 D4 D1

1 (最高)

1 1

0 0 D2

2 (第二)

0 1

0 1 D3

3 (第三)

1 0

1 0 D4

4 (最低)

1 0

1 1 (1) 处理机在

0 时刻开始响应中断请求,这时

4 个中断源都已经申请中断服 务,画出中断响应及处理的示意图. (10 分) (2) 处理机在

0 时刻开始响应中断请求,这时中断源 D3 和D4 已经申请中 断服务,在处理中断 D4 时D1 和D2 又同时申请中断服务,画出中断响应及处 理的示意图. (10 分) 第2页共6页武汉大学计算机学院 2007-2008 学年第一学期

2006 级《计算机组成原理》 期末考试试题 A 卷 答案 1. (16 分)解: 表数范围 规格化 阶码 规格化浮点数 最大正数(Nmax) 1-2-(p-1)

2 (q-1) -1 (1- 2-(p-1) )*

1 2

1 2 ? ? q 最小正数(Nmin) 2-1 ----- 2-1 *

1 2

2 ? ? q 最大负数(-Nmin) -(2-1 +2-(p-1) ) ----- -(2-1 +2-(p-1) )*

1 2

2 ? ? q 最小负数(-Nmin) -

1 - 2(q-1) -1*

1 2

1 2 ? ? q 2. (20 分) 解:设存储器的访问周期为 T. (1)四体低位多体交叉的存储器访问的情况如下:

1、

2、3 所需时间 = T ;

4、

5、

6、7 所需时间 = T ;

8、

9、

10、11 所需时间 = T ;

12、

13、

14、15 所需时间 = T ;

16、

17、

18、19 所需时间 = T ;

20、

21、

22、23 所需时间 = T ;

24、

25、

26、27 所需时间 = T ;

28、

29、

30、31 所需时间 = T ;

32 所需时间 = T ;

四体低位多体交叉的存储器访问所需时间=9T;

单体存储器访问所需时间=32T;

所以平均访问速率提高:32/9 倍 或者:

1、

2、

3、4 所需时间 = T ;

5、

6、

7、8 所需时间 = T ;

9、

10、

11、12 所需时间 = T ;

13、

14、

15、16 所需时间 = T ;

17、

18、

19、20 所需时间 = T ;

21、

22、

23、24 所需时间 = T ;

25、

26、

27、28 所需时间 = T ;

第3页共6页

29、

30、

31、32 所需时间 = T ;

四体低位多体交叉的存储器访问所需时间 = 8T;

单体存储器访问所需时间=32T;

所以平均访问速率提高:32/8 倍(2)四体低位多体交叉的存储器访问的情况如下:

2 所需时间 = T ;

4、

6 所需时间 = T ;

8、

10 所需时间 = T ;

12、14 所需时间 = T ;

16、18 所需时间 = T ;

20、22 所需时间 = T ;

24、26 所需时间 = T ;

28、30 所需时间 = T ;

32 所需时间 = T ;

四体低位多体交叉的存储器访问所需时间= 9T;

单体存储器访问所需时间=16T;

所以平均访问速率提高:16/9 倍 或者:

2、

4 所需时间 = T ;

6、

8 所需时间 = T ;

10、12 所需时间 = T ;

14、16 所需时间 = T ;

18、20 所需时间 = T ;

22、24 所需时间 = T ;

26、28 所需时间 = T ;

30、32 所需时间 = T ;

四体低位多体交叉的存储器访问所需时间= 8T;

单体存储器访问所需时间=16T;

所以平均访问速率提高:16/8 倍3. (20 分) 解: (1) 152301Q=1

101 010

011 000

001 因为 Bitl0(I)=1,故为变址寄存器寻址,EA=(I)+A=063215+301=063516Q. (2) 140011Q=1

100 000

000 001

001 因为 D/I=0,故为直接寻址,EA=A=011Q. 4. (24 分) 解:(1) 图中 1~12 表示的运算器操作的微命令分别为: 1: + 2:- 3:M 4:R1→A 5:R2→A 6:R3→A 7:R3→B 8:R2→B 9:R1→B 10:BUS→R1 11:BUS→R2 12:BUS→R3 (2) 第4页共6页 00:不操作 00:不操作 00:不操作 00:不操作 01:+ 01:R1→A 01:R1→B 01:BUS→R1 10:- 10:R2→A 10:R2→B 10:BUS→R2 11:M 11:R3→A 11:R3→B 11:BUS→R3 (3) 指令 DDA 的微程序流程图如图: 取指令 R1+R2→R2 R1→A,R2→B,+,BUS→R2 C=0 R2+R3→R2 R2→A,R3→B,+,BUS→R2 N Y (4) 设下址地址为

5 位,控制字段为

1 为P,P=0 时为顺序控制;

P=1 时由C修改微地 址的μAR0,微地址安排如下.

00000 取指令

00010 R1→A,R2→B,+,BUS→R2

1 00000 C=0

00001 R2→A,R3→B,+,BUS→R2

0 00000 N Y 5. (20 分) [解] (1) 第5页共6页(2) 主程序 D1 D2 D3 D4 D

3、D4 同时请求 D

1、D2 同时请求 D4 D3 D2 D1 主程序 D

1、D

2、D

3、D4 同时请求 第6页共6页