PDF《产品特性》

250 ns tCLK Serial clk period

100 ns tH Time between last falling edge of SCLK and rising edge of CS tCLK/2 ns tCS High time of CS between two transmissions

250 ns tDO SCLK edge to data output valid

50 ns tDI Data input valid to falling clock edge

20 ns tOZ Release bus time after CS rising edge

10 ns Bit Name Description

15 PARC Parity bit (odd) calculated on the lower

15 bits of data frame

14 DF2 Data fixed;

logic High

13 DF1 Data fixed;

logic High

12 ERR Becomes logic low, when the fault occurs 11:0 DATA Absolute angular position data (MSB is clocked out first) -

11 - SSI 接口 (SC60226-D) SSI Timing Definition Parameter Decription Min Max Units tMA Permissible Clock Period

250 2*tOS ns tMAh Clock Signal hi Level Duration

25 tOS ns tMAl Clock Signal lo Level Duration

25 tOS ns tOS Timeout Duration

20 us -

12 - 增量式 A / B / Z 正交输出 SC60226 通过 A、B、Z 引脚输出增量正交信号.默认设置下,当磁铁逆时针旋转时,B 信号脉冲位于 A 信号 脉冲之前. 备注: - A 和B线数可以从

1 线―1024 线任意线编程设置,默认为

1024 线-Z信号宽度可以编程设置为

1 LSB,2 LSB,

4 LSB 和8LSB,其中默认为

4 个LSB - 零位 Z 位置可编程 - 迟滞可以编程设置为

1 LSB,2 LSB,4 LSB 和8LSB,其中默认为

4 LSB -

13 - UVW 电机换向信号 (SC60226-U) SC60226 提供 U、V、W 电机换向信号输出,其相位差为 120°.通过编程,可以产生 1―16 个周期的 U、V、 W 信号,满足

1 对极―16 对极的电机换向需求 -

14 - 脉冲宽度调制输出 PWM SC60226 提供脉冲宽度调制输出形式 , PWM 波形的占空比比例于测量的角度.角度位置与占空比之间的关 系如下: Position = ton X

4098 / (ton + toff) -

1 PWM 波形的频率电路内部有修调,精度为±5% (±10% over full temperature range). 通过测试整个 PWM 的周期,可以忽略频率误差 Parameter Symbol Typ Unit Note 频率 fPWM 0.244 kHz Signal period: 4098uS 最窄脉冲宽度 PWMIN

1 uS Position 0d 最宽脉冲宽度 PWMAX

4096 uS Postion 4095d -

15 - 典型应用电路 A buffer capacitor of 100nF is recommended in VDD pin. Note that pin PTE and TEST1 should be left floating. -

16 - Package Designator DIMENSIONS (mm are the original dimensions) UNIT A A1 A2 A3 bp c D(1) E(1) e HE L LP Q v w y Z(1) θ mm

2 0.21 0.05 1.80 1.65 0.25 0.38 0.25 0.20 0.09 6.4 6.0 5.4 5.2 0.65 7.9 7.6 1.25 1.03 0.63 0.9 0.7 0.2 0.13 0.1 1.00 0.55

8 0 Note 1. Plastic or metal protusions of 0.25mm maximum per side are not included.